[반도체 이야기] Intel Power VIA로 보는 파운드리 경쟁

안녕하세요 이번 연재는 Intel의 파운드리 전략 Power Via 관련된 주제로 다루어 보려고 합니다.

 

실제로 Intel은 TOP2 체제인 TSMC(Taiwan Semiconductor Manufacturing Co., Ltd) VS 삼성 파운드리 체제로 가기전 파운드리 경쟁에서 우열을 가리던 기업이었습니다. 최선단 공정 경쟁에서 밀려난 Intel은 현재 새로운 방식의 Foundry 서비스로 파운드리 전쟁에 다시 참전 선언을 했습니다.

 

1, Power Via란 무엇일까

인텔 Power Via 예시

Power Via란 칩 배선과 신호의 배선을 함께 두지 않고 따로두어 전력 공급망의 안정성을 제고하는 방법론입니다.

우리가 잘알고 있는 Chip의 Power는 일정한 DC 전원을 사용해 신호 전달을 합니다.

이때 전통적인 전력 전달은 아래와 같은 2가지 문제에 직면합니다.

문제 1 : DC 전달의 안정성 저하

Inverter 전력 분배선

 예를 들어 Cmos Inverter를 기준으로 Pull Up에서는 Q가 VDD값이 될것이고 Pull Down에서는 Q가 VSS값이 될것입니다. 신호전달을 위해 Cmos 로직을 지나면서 전류가 지나게 됩니다. 이때 전력선의 저항성분으로 전류로 인한 IR Drop이 일어나 VDD의 전압값이 흔들리게 됩니다.이때 전달해야할 전압값의 신호 Level(Q)가 낮아지는 문제가 발생합니다.

문제 2 : AC 전달의 안정성 저하

Power는 동작과 비동작시에 전원이 켜지고 꺼집니다. 이때 Trun on 전류 및 Trun off 전류는 고주파수 성분의 전류성분들로 구성돼 있어 전력 분배선의 고주파수의 AC성분을 만듭니다.

이러한 고주파수 성분의 전류성분들은 Power 네트웍의 기생 Inductance와 기생 Capacitance를 거치면서 Power 전달의 안정성이 떨어트리게 됩니다. 또한 Power 네트웍의 나노 단위 Metal공정 (ex 2나노, 3나노 공정)등이 중요해지며 Chip의 인덕턴스, Capcitance는 더 커져가고 있습니다.

 

이러한 문제를 Power Integrity라고 설명합니다. 실제로 MPW 및 Fab-Out을 해본 경험이 있으신 분들은 아시겠지만 이러한 문제가 대두되고 있고 특히 HBM(High Bandwidth Memory)를 사용하는 복잡도 큰 Chip들에서 문제의 발생빈도가 커지고 있습니다.

 

2. Intel이 고안한 바

Back-side Power Via

반도체 공정에는 FEOL, BEOL 이렇게 두가지로 이루어 집니다.

 

FEOL은 Front-End-of-Line 의 준말로 능동소자 그 자체를 만들어 내는 공정이고

BEOL은 Back-End-of-Line 의 준말로 능동 소자를 이어주는 Metal공정을 흔히 부르는 공정입니다.

 

이때 BEOL에는 Signal Line, Power-feeding Line로 이루어지는데 이를 분리해서 Routing을 하겠다라는 것이 인텔의 전략입니다.

 

위 그림과 같이 전력선을 짧게 만들어 DC 성분의 저항 성분을 줄이고 AC 성분의 기생 Inductance와 기생 Capacitance문제를 줄이겠다라는 것입니다. 왜 전력 분배선을 줄이면 해결할 수 있을까요?

 

Ghz 대역의 Radio Frequency는 구리선을 단지 구리선이 아니라 기생성분의 R,L,G,C로 Modeling 됩니다.

구리선의 고주파수의 R,L,G,C 기생성분

이러한 기생성분은 Physical Length가 길어지면 길어질수록 더 커지게 됩니다. 따라서 인텔의 전략은 파워배선을 짧게 유지시키며 Power의 Integrity를 제고시킨다는 것입니다.

 

만약 그렇지 않다면 아래와 같은 Power ringing 문제 (고주파수 전류의 Voltage drop을 발생시키는것)을 일으킬수 있는 것입니다.

Power Ringing 문제

또한 전기적, 자기적 간섭이 일으키는 Crosstalk및 Plane Resonance 문제를 줄일수 있는데 너무 복잡한 이야기일수도 있으니 배제하겠습니다. 이런 이유로 많은 칩의  전력 문제를 파운드리 서비스에서 제공하여 많은 니즈를 끌어 오고 있다는 것입니다. 

 

하지만 단점 또한 존재 합니다.

Back Side의 Metal 공정을 위해선 Wafer의 뒷편을 갈아내야 하는 그라인딩 공정이 들어갑니다. 이러한 공정 프로세스 추가해야 하는 복잡도를 야기할 뿐 아니라 Yield(수율)을 줄이는 역할을 합니다. 또한 밑의 전극을 추가하기 위해서 캐리어 wafer가 추가되는 Cost 가 발생합니다.

 

하지만 이런 단점에도 불구하고 개인적인 견해로 Power Via는 표준기술이 될 가능성이 높아 보이는 공정이라고 생각하고 앞으로의 파운드리 서비스의 방향성을 제시하는 고무적인 소식이라고 생각합니다 

 

Summary 

장점	1. Power 전달의 Integrity의 효용이 커진다.  2. Signal 전달의 Crosstalk및 Resonance 문제가 줄어든다
단점	1. 공정 복합도가 커진다. 2.실리콘이 두배로 들어 Cost 가 증가한다